Functional Block Diagram
Figure 2: Functional Block Diagram
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U8
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U20
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U5
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U14
DQS0
DQS0#
DM0/DQS9
NF/DQS9#
DQS4
DQS4#
DM4/DQS13
NF/DQS13#
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U18
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U6
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U13
DQS1
DQS1#
DM1/DQS10
NF/DQS10#
DQS5
DQS5#
DM5/DQS14
NF/DQS14#
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U2
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U17
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U12
DQS2
DQS2#
DM2/DQS11
NF/DQS11#
DQS6
DQS6#
DM6/DQS15
NF/DQS15#
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U3
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U11
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U19
DQS3
DQS3#
DM3/DQS12
NF/DQS12#
DQS7
DQS7#
DM7/DQS16
NF/DQS16#
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U4
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM/ NF/ CS# DQS DQS#
TDQS TDQS#
U15
DQS8
DQS8#
DM8/DQS17
NF/DQS17#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
RS1#
RS0#
R
e
g
i
s
t
e
r
a
n
d
P
L
L
S0#
S1#
BA[2:0]
A[15:0]
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
Par _In
RESET#
CK0
CK0#
RS0#: Rank 0
RS1#: Rank 1
RBA[2:0]: DDR3 SDRAM
RA[15:0]: DDR3 SDRAM
RRAS#: DDR3 SDRAM
RCAS#: DDR3 SDRAM
RWE#: DDR3 SDRAM
RCKE0: Rank 0
RCKE1: Rank 1
RODT0: Rank 0
RODT1: Rank 1
Err _Out #
U9
Vref CA
Vss
DDR3 SDRAM
DDR3 SDRAM
Vdd
Control, command and
address termination
Vddspd
SPD EEPROM/
Temperature sensor/
Vtt
DDR3 SDRAM
DDR3 SDRAM
Vref DQ
CK
CK#
DDR3 SDRAM
DDR3 SDRAM
RS#[1:0], RCKE[1:0], RA[15:0],
RRAS#, RCAS#, RWE#,
RODT[1:0], RBA[2:0]
CK
CK#
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
Rank 0: U1–U8, U11
Rank 1: U12–U20
Clock, control, command, and address line terminations:
DDR3
SDRAM
VTT
DDR3
SDRAM
VDD
U10
A0
SPD EEPROM/
Temperature
sensor
A1 A2
SA0 SA1
SDA
SCL
EVT
EVENT#
Vss
SA2
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Note:
1. The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
8GB (x72, ECC, DR) 244-Pin 1.35V DDR3L Mini-RDIMM
Functional Block Diagram
PDF: 09005aef84c60ff5
ksf18c1gx72pkz.pdf – Rev. D 5/13 EN
9
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