6.42
7
IDT71P71204 (2M x 8-Bit), 71P71104 (2M x 9-Bit), 71P71804 (1M x 18-Bit) 71P71604 (512K x 36-Bit)
Advance Information
18 Mb DDR II SRAM Burst of 2 Commercial Temperature Range
Pin Configuration 1M x 18
1234567891011
A
CQ
V
SS
/
SA
(2)
SA R
/W
BW
1
K
NC
LD
SA V
/
SA
(1)
CQ
B
NC DQ
9
NC SA NC K
BW
0
SA NC NC DQ
8
C
NC NC NC V
SS
SA SA
0
SA V
SS
NC DQ
7
NC
D
NC NC DQ
10
V
SS
V
SS
V
SS
V
SS
V
SS
NC NC NC
E
NC NC DQ
11
V
DDQ
V
SS
V
SS
V
SS
V
DDQ
NC NC DQ
6
F
NC DQ
12
NC V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC DQ
5
G
NC NC DQ
13
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC NC
H
Doff
V
REF
V
DDQ
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
V
DDQ
V
ZQ
J
NC NC NC V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC DQ
4
NC
K
NC NC DQ
14
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC DQ
3
L
NC DQ
15
NC V
DDQ
V
SS
V
SS
V
SS
V
DDQ
NC NC DQ
2
M
NC NC NC V
SS
V
SS
V
SS
V
SS
V
SS
NC DQ
1
NC
N
NC NC DQ
16
V
SS
SA SA SA V
SS
NC NC NC
P
NC NC DQ
17
SA SA C SA SA NC NC DQ
0
R
TDO TCK SA SA SA
C
SA SA SA TMS TDI
6112 tbl 12b
165-ball FBGA Pinout
TOP VIEW
NOTES:
1. A10 is reserved for the 36Mb expansion address. This must be tied or driven to Vss on the 1M x 18 DDRII Burst of 2 (71P71804) devices.
2. A2 is reserved for the 72Mb expansion address. This must be tied or driven to VSS on the 1M x 18 DDRII Burst of 2 (71P71804) devices.
6.428
IDT71P71204 (2M x 8-Bit), 71P71104 (2M x 9-Bit), 71P71804 (1M x 18-Bit) 71P71604 (512K x 36-Bit)
Advance Information
18 Mb DDR II SRAM Burst of 2 Commercial Temperature Range
Pin Configuration 512K x 36
165-ball FBGA Pinout
TOP VIEW
1234567891011
A
CQ
V
SS
/
SA
(3)
NC/
SA
(1)
R
/W
BW
2
KBW
1
LD
SA V
SS
/
SA
(2)
CQ
B
NC DQ
27
DQ
18
SA
BW
3
K
BW
0
SA NC NC DQ
8
C
NC NC DQ
28
V
SS
SA SA
0
SA V
SS
NC DQ
17
DQ
7
D
NC DQ
29
DQ
19
V
SS
V
SS
V
SS
V
SS
V
SS
NC NC DQ
16
E
NC NC DQ
20
V
DDQ
V
SS
V
SS
V
SS
V
DDQ
NC DQ
15
DQ
6
F
NC DQ
30
DQ
21
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC DQ
5
G
NC DQ
31
DQ
22
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC DQ
14
H
Doff
V
REF
V
DDQ
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
V
DDQ
V
REF
ZQ
J
NC NC DQ
32
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC DQ
13
DQ
4
K
NC NC DQ
23
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC DQ
12
DQ
3
L
NC DQ
33
DQ
24
V
DDQ
V
SS
V
SS
V
SS
V
DDQ
NC NC DQ
2
M
NC NC DQ
34
V
SS
V
SS
V
SS
V
SS
V
SS
NC DQ
11
DQ
1
N
NC DQ
35
DQ
25
V
SS
SA SA SA V
SS
NC NC DQ
10
P
NC NC DQ
26
SA SA C SA SA NC DQ
9
DQ
0
R
TDO TCK SA SA SA
C
SA SA SA TMS TDI
6112 tbl 12c
NOTES:
1. A3 is reserved for the 36Mb expansion address.
2. A10 is reserved for the 72Mb expansion address.
3. A2 is reserved for the 144Mb expansion address
6.42
9
IDT71P71204 (2M x 8-Bit), 71P71104 (2M x 9-Bit), 71P71804 (1M x 18-Bit) 71P71604 (512K x 36-Bit)
Advance Information
18 Mb DDR II SRAM Burst of 2 Commercial Temperature Range
NOTES:
1) All byte write (BWx) and nibble write (NWx) signals are sampled on the
rising edge of K and again on K. The data that is present on the data bus in the
designated byte/nibble will be latched into the input if the corresponding BWx or
NWx is held low. The rising edge of K will sample the first byte/nibble of the
two word burst and the rising edge of K will sample the second byte/nibble of
the two word burst.
2) The availability of the BWx or NWx on designated devices is described in
the pin description table.
3) The DDRII Burst of two SRAM has data forwarding. A read request that is
initiated on the cycle following a write request to the same address will produce
the newly written data.
Signal
BW
0
BW
1
BW
2
BW
3
NW
0
NW
1
Write Byte 0 LXXXXX
Write Byte 1 X L X X X X
Write Byte 2 X X L X X X
Write Byte 3 XXXLXX
Write Nibble 0 X X X X L X
Write Nibble 1 XXXXXL
6112 tbl 09
Write Descriptions
(1,2)
Linear Burst Sequence Table
(1,2)
NOTE:
1. SA0 is the address presented giving the burst sequence a,b.
2. SA0 is only available on the x18 and x36-bit devices.
SA
0
ab
0
01
1
10
6112 tbl 22

IDT71P71804S200BQG

Mfr. #:
Manufacturer:
Description:
IC SRAM 18M PARALLEL 165CABGA
Lifecycle:
New from this manufacturer.
Delivery:
DHL FedEx Ups TNT EMS
Payment:
T/T Paypal Visa MoneyGram Western Union