MTA16ATF1G64AZ-2G1A2 Datasheet MTA16ATF1G64AZ-2G1A2, MTA16ATF1G64AZ-2G3A2 | P10-P12

Table 7: Component-to-Module DQ Map (R/C-B1 PCB 1866)

Component

Reference

Number

Component

DQ Module DQ

Module Pin

Number

Component

Reference

Number

Component

DQ Module DQ

Module Pin

Number

U1 0 2 12 U2 0 11 168

1 1 150 1 9 161

2 3 157 2 10 23

3 0 5 3 8 16

4 6 10 4 15 166

5 4 3 5 13 159

6 7 155 6 14 21

7 5 148 7 12 14

U3 0 18 34 U4 0 27 190

1 16 27 1 24 38

2 19 179 2 26 45

3 17 172 3 25 183

4 22 32 4 31 188

5 20 25 5 29 181

6 23 177 6 30 43

7 21 170 7 28 36

U6 0 38 102 U7 0 47 258

1 37 240 1 44 106

2 39 247 2 46 113

3 36 95 3 45 251

4 35 249 4 42 115

5 33 242 5 40 108

6 34 104 6 43 260

7 32 97 7 41 253

U8 0 55 269 U9 0 63 280

1 53 262 1 60 128

2 54 124 2 62 135

3 52 117 3 61 273

4 51 271 4 58 137

5 48 119 5 56 130

6 50 126 6 59 260

7 47 264 7 57 275

8GB (x64, DR) 288-Pin DDR4 UDIMM

DQ Map

PDF: 09005aef85202c0f

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10

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Table 7: Component-to-Module DQ Map (R/C-B1 PCB 1866) (Continued)

Component

Reference

Number

Component

DQ Module DQ

Module Pin

Number

Component

Reference

Number

Component

DQ Module DQ

Module Pin

Number

U10 0 60 128 U11 0 53 262

1 63 280 1 55 269

2 61 273 2 52 117

3 62 135 3 54 124

4 56 130 4 48 119

5 58 137 5 51 271

6 57 275 6 49 264

7 59 282 7 50 126

U12 0 44 106 U13 0 37 240

1 47 258 1 38 102

2 45 251 2 36 95

3 46 113 3 39 247

4 40 108 4 33 242

5 42 115 5 35 249

6 41 253 6 32 97

7 43 260 7 34 104

U14 0 24 38 U15 0 16 27

1 27 190 1 18 34

2 25 183 2 17 172

3 26 45 3 19 179

4 29 181 4 20 25

5 31 188 5 22 32

6 28 36 6 21 170

7 30 43 7 23 177

U16 0 9 161 U17 0 1 150

1 11 168 1 2 12

2 8 16 2 0 5

3 10 23 3 3 157

4 13 159 4 4 3

5 15 166 5 6 10

6 12 14 6 5 148

7 14 21 7 7 155

8GB (x64, DR) 288-Pin DDR4 UDIMM

DQ Map

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Functional Block Diagrams

Figure 2: Functional Block Diagram (R/C-B PCB 1447)

DQ

ZQ

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

U1

DQ

U17

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

U5

DQ

U13

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

U2

DQ

U16

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

U6

DQ

U12

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

U3

DQ

U15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

U7

DQ

U11

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

U4

DQ

U14

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

U8

DQ

U10

DQ

ZQ

DQ

ZQ

DQ

ZQ

DQ

ZQ

DQ

ZQ

DQ

ZQ

DQ

ZQ

CS1_n

CS0_n

Rank 0: U1–U8

Rank 1: U10–U17

Rank 0

CK0

CK0#

CK1

CK1#

V

REFCA

V

SS

DDR4 SDRAM

V

DD

V

DDSPD

SPD EEPROM

V

TT

DDR4 SDRAM

V

PP

Clock, control, command, and address line terminations:

Rank 1

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

ZQ

V

SS

ZQ

V

SS

ZQ

V

SS

ZQ

V

SS

ZQ

V

SS

ZQ

V

SS

ZQ

V

SS

ZQ

V

SS

A0

SPD EEPROM

A1

A2

SA0 SA1

SDA

SCL

NF

U9

SA2

Control, command, and

address termination

DDR4

SDRAM

V

TT

CK

CK#

DDR4

SDRAM

V

DD

DM_n/ CS_n DQS_t DQS_c

DBI_n

DQS0_t

DQS0_c

DBI0_n/DM0_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DM_n/ CS_n DQS_t DQS_c

DBI_n

DQS1_t

DQS1_c

DBI1_n/DM1_n

DQS2_t

DQS2_c

DBI2_n/DM2_n

DQS3_t

DQS3_c

DBI3_n/DM3_n

DQS4_t

DQS4_c

DBI4_n/DM4_n

DQS5_t

DQS5_c

DBI5_n/DM5_n

DQS6_t

DQS6_c

DBI6_n/DM6_n

DQS7_t

DQS7_c

DBI7_n/DM7_n

BA[1:0]

BG[1:0]

ACT_n

A[13:0]

RAS_n/A16

CAS_n/A15

WE_n/A14

CKE0

CKE1

ODT0

ODT1

RESET

PARITY

ALERT_n

BA[1:0]: DDR4 SDRAM

BG[1:0]: DDR4 SDRAM

ACT_n: DDR4 SDRAM

A[13:0]: DDR4 SDRAM

RAS_n/A16: DDR4 SDRAM

CAS_n/A15: DDR4 SDRAM

WE_n/A14: DDR4 SDRAM

CKE0: Rank 0

CKE1: Rank 1

ODT0: Rank 0

ODT1: Rank 1

RESET_n: DDR4 SDRAM

PARITY: DDR4 SDRAM

ALERT_n: DDR4 SDRAM

CS_n[1:0], BA[1:0], BG[1:0],

ACT_n, A[13:0], RAS_n/A16,

CAS_n/A15, WE_n/A14,

PARITY, CKE[1:0], ODT[1:0]

NF

VDD

≈50W

Note:

1. The ZQ ball on each DDR4 component is connected to an external 240Ω ±1% resistor

that is tied to ground. It is used for the calibration of the component’s ODT and output

driver.

8GB (x64, DR) 288-Pin DDR4 UDIMM

Functional Block Diagrams

PDF: 09005aef85202c0f

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