Functional Block Diagrams
Figure 3: Functional Block Diagram R/C C2 – 4GB, 8GB (PCB 1177/ PCB 1355)
DDR3 SDRAM
DDR3 SDRAM
V
DD
Control, command, and
address termination
SPD EEPROM/
Temp sensor
DDR3 SDRAM
DDR3 SDRAM
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
DQ0
DQ1
DQ2
DQ3
U1/U2*
DQ
DQ
DQ
DQ
DQ4
DQ5
DQ6
DQ7
U21
DQ
DQ
DQ
DQ
DQ8
DQ9
DQ10
DQ11
U2/U3*
DQ
DQ
DQ
DQ
DQ12
DQ13
DQ14
DQ15
U20
DQ
DQ
DQ
DQ
DQ16
DQ17
DQ18
DQ19
U3/U4*
DQ
DQ
DQ
DQ
DQ20
DQ21
DQ22
DQ23
U19
DQ
DQ
DQ
DQ
DQ24
DQ25
DQ26
DQ27
U4/U5*
DQ
DQ
DQ
DQ
DQ28
DQ29
DQ30
DQ31
U18
DQ
DQ
DQ
DQ
DQ32
DQ33
DQ34
DQ35
U8
DQ
DQ
DQ
DQ
DQ36
DQ37
DQ38
DQ39
U16
DQ
DQ
DQ
DQ
DQ40
DQ41
DQ42
DQ43
U9
DQ
DQ
DQ
DQ
DQ44
DQ45
DQ46
DQ47
U15
DQ
DQ
DQ
DQ
DQ48
DQ49
DQ50
DQ51
U10
DQ
DQ
DQ
DQ
DQ52
DQ53
DQ54
DQ55
U14
DQ
DQ
DQ
DQ
DQ56
DQ57
DQ58
DQ59
U11
DQ
DQ
DQ
DQ
DQ60
DQ61
DQ62
DQ63
U13
DQ
DQ
DQ
DQ
CB4
CB5
CB6
CB7
U17
DQ
DQ
DQ
DQ
CB0
CB1
CB2
CB3
U5/U6*
V
SS
RS0#
DQS0
DQS0#
DQS1
DQS1#
DQS2
DQS2#
DQS3
DQS3#
DQS4
DQS4#
DQS5
DQS5#
DQS6
DQS6#
DQS7
DQS7#
DQS8
DQS8#
DQS9
DQS9#
DQS10
DQS10#
DQS11
DQS11#
DQS12
DQS12#
DQS13
DQS13#
DQS14
DQS14#
DQS15
DQS15#
DQS16
DQS16#
DQS17
DQS17#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
ZQ
V
SS
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
R
e
g
i
s
t
e
r
a
n
d
P
L
L
S0#
BA[2:0]
A[15:0]
RAS#
CAS#
WE#
CKE0
ODT0
Par_In
RESET#
CK0
CK0#
RS0#: DDR3 SDRAM
RBA[2:0]: DDR3 SDRAM
RA[A15/14:0]: DDR3 SDRAM
RRAS#: DDR3 SDRAM
RCAS#: DDR3 SDRAM
RWE#: DDR3 SDRAM
RCKE0: DDR3 SDRAM
RODT0: DDR3 SDRAM
Err_Out#
CK
CK#
DDR3 SDRAM
DDR3 SDRAM
U7*
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
U6/U1*
A0
SPD EEPROM/
Temperature
sensor
A1 A2
SA0 SA1
SDA
SCL
EVT
EVENT#
V
SS
V
SS
RS0#,RCKE0, RA[15/14:0],
RRAS#. RCAS#. RWE#,
RODT0, RBA[2:0]
CK
CK#
Clock, command, control, and address line termination
DDR3
SDRAM
DDR3
SDRAM
V
SS
V
TT
V
DD
V
REFCA
V
REFDQ
V
TT
V
DDSPD
* Alternative PCBs
PCB 1177/PCB 1355
VSS
VSS
S1#
S1
CKE1
ODT1
U7
*Parity Pins
Note:
1. The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
4GB, 8GB (x72, ECC, SR) 240-Pin DDR3L RDIMM
Functional Block Diagrams
PDF: 09005aef83ad1229
ksf18c512_1gx72pz.pdf - Rev. K 8/15 EN
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