Table 5: Pin Descriptions (Continued)
Symbol Type Description
TDQS_t
TDQS_c
(x8 DRAM-based
RDIMM only)
Output Termination data strobe: When enabled via the mode register, the DRAM device enables the
same R
TT
termination resistance on TDQS_t and TDQS_c that is applied to DQS_t and DQS_c.
When the TDQS function is disabled via the mode register, the DM/TDQS_t pin provides the da-
ta mask (DM) function, and the TDQS_c pin is not used. The TDQS function must be disabled in
the mode register for both the x4 and x16 configurations. The DM function is supported only in
x8 and x16 configurations. DM, DBI, and TDQS are a shared pin and are enabled/disabled by
mode register settings. For more information about TDQS, see the DDR4 DRAM component da-
ta sheet (TDQS_t and TDQS_c are not valid for UDIMMs).
V
DD
Supply Module power supply: 1.2V (TYP).
V
PP
Supply DRAM activating power supply: 2.5V –0.125V / +0.250V.
V
REFCA
Supply Reference voltage for control, command, and address pins.
V
SS
Supply Ground.
V
TT
Supply Power supply for termination of address, command, and control V
DD
/2.
V
DDSPD
Supply Power supply used to power the I
2
C bus for SPD.
RFU Reserved for future use.
NC No connect: No internal electrical connection is present.
NF No function: May have internal connection present, but has no function.
16GB (x72, ECC, SR) 288-Pin DDR4 RDIMM
Pin Descriptions
09005aef8630c9f3
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DQ Map
Table 6: Component-to-Module DQ Map
Component
Reference
Number
Component
DQ Module DQ
Module Pin
Number
Component
Reference
Number
Component
DQ Module DQ
Module Pin
Number
U2 0 2 12 U3 0 10 23
1 1 150 1 9 161
2 3 157 2 11 168
3 0 5 3 8 16
U4 0 18 34 U5 0 26 45
1 17 172 1 25 183
2 19 179 2 27 190
3 16 27 3 24 38
U6 0 CB2 56 U8 0 34 104
1 CB1 194 1 33 242
2 CB3 201 2 35 249
3 CB0 49 3 32 97
U9 0 42 115 U10 0 50 126
1 41 253 1 49 264
2 43 260 2 51 271
3 40 108 3 48 119
U11 0 58 137 U12 0 61 273
1 57 275 1 62 135
2 59 282 2 60 128
3 56 130 3 63 280
U13 0 53 262 U14 0 45 251
1 54 124 1 46 113
2 52 117 2 44 106
3 55 269 3 47 258
U15 0 37 240 U16 0 CB5 192
1 38 102 1 CB6 54
2 36 95 2 CB4 47
3 39 247 3 CB7 199
U17 0 29 181 U18 0 21 170
1 30 43 1 22 32
2 28 36 2 20 25
3 31 188 3 23 177
U19 0 13 159 U20 0 5 148
1 14 21
1 6 10
2 12 14
2 4 3
3 15 166
3 7 155
16GB (x72, ECC, SR) 288-Pin DDR4 RDIMM
DQ Map
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Functional Block Diagram
Figure 2: Functional Block Diagram
DQ
DQ
DQ
DQ
ZQ
DQ0
DQ1
DQ2
DQ3
Vss
U2
DQ
DQ
DQ
DQ
ZQ
DQ4
DQ5
DQ6
DQ7
Vss
U20
DQS0_t
DQS0_c
DQS9_t
DQS9_c
DQ
DQ
DQ
DQ
ZQ
DQ8
DQ9
DQ10
DQ11
Vss
U3
DQ
DQ
DQ
DQ
ZQ
DQ12
DQ13
DQ14
DQ15
Vss
U19
DQS1_t
DQS1_c
DQS10_t
DQS10_c
DQ
DQ
DQ
DQ
ZQ
DQ16
DQ17
DQ18
DQ19
Vss
U4
DQ
DQ
DQ
DQ
ZQ
DQ20
DQ21
DQ22
DQ23
Vss
U18
DQS2_t
DQS2_c
DQS11_t
DQS11_c
DQ
DQ
DQ
DQ
ZQ
DQ24
DQ25
DQ26
DQ27
Vss
U5
DQ
DQ
DQ
DQ
ZQ
DQ28
DQ29
DQ30
DQ31
Vss
U17
DQS3_t
DQS3_c
DQS12_t
DQS12_c
DQ
DQ
DQ
DQ
ZQ
CB0
CB1
CB2
CB3
Vss
U6
DQ
DQ
DQ
DQ
ZQ
CB4
CB5
CB6
CB7
Vss
U16
DQS8_t
DQS8_c
DQS17_t
DQS17_c
DQ
DQ
DQ
DQ
ZQ
DQ32
DQ33
DQ34
DQ35
Vss
U8
DQ
DQ
DQ
DQ
ZQ
DQ36
DQ37
DQ38
DQ39
Vss
U15
DQS4_t
DQS4_c
DQS13_t
DQS13_c
DQ
DQ
DQ
DQ
ZQ
DQ40
DQ41
DQ42
DQ43
Vss
U9
DQ
DQ
DQ
DQ
ZQ
DQ44
DQ45
DQ46
DQ47
Vss
U14
DQS5_t
DQS5_c
DQS14_t
DQS14_c
DQ
DQ
DQ
DQ
ZQ
DQ48
DQ49
DQ50
DQ51
Vss
U10
DQ
DQ
DQ
DQ
ZQ
DQ52
DQ53
DQ54
DQ55
Vss
U13
DQS6_t
DQS6_c
DQS15_t
DQS15_c
DQ
DQ
DQ
DQ
ZQ
DQ56
DQ57
DQ58
DQ59
Vss
U11
DQ
DQ
DQ
DQ
ZQ
DQ60
DQ61
DQ62
DQ63
Vss
U12
DQS7_t
DQS7_c
DQS16_t
DQS16_c
A/B-CS0_n
U7
A/B-CS0_n, A/B-BA[1:0]A/B-BG[1:0],
A/B-ACT_n, A/B-A[17, 13:0], A/B-RAS_n/A16,
A/B-CAS_n/A15, A/B-WE_n/A14,
A/B-CKE0, A/B-ODT0
CK[1:0]_t
CK[1:0]_c
Command, control, address, and clock line terminations:
DDR4
SDRAM
VTT
DDR4
SDRAM
VDD
U1
A0
SPD EEPROM/
Temperature
sensor
A1 A2
SA0
SA1
SDA
SCL
EVT
EVENT#
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
CS_n DQS_t DQS_c
SA2
VREFCA
VSS
DDR4 SDRAM, Register
DDR4 SDRAM, Register
VDD
Control, command and
address termination
VDDSPD
SPD EEPROM/Temp Sensor,
Register
VTT
DDR4 SDRAM, Register
DDR4 SDRAM
VPP
CS0_n
BA[1:0]
BG[1:0]
ACT_n
A[17, 13:0]
RAS_n/A16
CAS_n/A15
WE_n/A14
CKE0
ODT0
PAR_IN
ALERT_CONN_N
A/B-CS0_n: Rank 0
A/B-BA[1:0]: DDR4 SDRAM
A/B-BG[1:0]: DDR4 SDRAM
A/B-ACT_n: DDR4 SDRAM
A/B-A[17,13:0]: DDR4 SDRAM
A/B-RAS_n/A16: DDR4 SDRAM
A/B-CAS_n/A15: DDR4 SDRAM
A/B-WE_n/A14: DDR4 SDRAM
A/B-CKE0: Rank 0
A/B-ODT0: Rank 0
A/B-PAR: DDR4 SDRAM
ALERT_DRAM: DDR4 SDRAM
R
E
G
I
S
T
E
R
&
P
L
L
RESET_N
CK_t
CK_c
CK[1:0]_c
DDR4 SDRAM
QRST_N: DDR4 SDRAM
CK[1:0]_t
ZQ
VSS
SA0
SA1
SA2
SCL
SDA
Note:
1. The ZQ ball on each DDR4 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
16GB (x72, ECC, SR) 288-Pin DDR4 RDIMM
Functional Block Diagram
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MTA18ASF2G72PZ-2G9E1

Mfr. #:
Manufacturer:
Micron
Description:
Memory Modules DDR4 16GB RDIMM
Lifecycle:
New from this manufacturer.
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