Table 7: Component-to-Module DQ Map, Back (Continued)
Component
Reference
Number
Component
DQ Module DQ
Module Pin
Number
Component
Reference
Number
Component
DQ Module DQ
Module Pin
Number
U15 0 12 24 U16 0 56 237
1 14 38 1 58 249
2 13 25 2 57 236
3 15 37 3 59 250
4 8 28 4 61 233
5 11 42 5 63 246
6 9 29 6 60 232
7 10 41 7 62 245
U17 0 41 194 U18 0 21 45
1 42 207 1 23 59
2 40 195 2 20 46
3 43 208 3 22 58
4 45 190 4 16 50
5 47 204 5 19 63
6 44 191 6 17 49
7 46 203 7 18 62
U19 0 5 3
1 7 17
2 4 4
3 6 16
4 0 8
5 2 20
6 1 7
7 3 21
16GB (x72, ECC DR) 260-Pin DDR4 SODIMM
DQ Map
09005aef861e841e
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10
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Functional Block Diagram
Figure 2: Functional Block Diagram
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
U7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U19
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
U5
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U12
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
U1
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U15
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
U9
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U17
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
U8
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U18
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
U6
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U11
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
U2
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U14
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
U10
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U16
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
U3
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
U13
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
CS1_n
CS0_n
Rank 0: U1–U3, U5–U10
Rank 1: U11–U19
Rank 0
CK0_t
CK0_c
CK1_t
CK1_c
Vref CA
Vss
DDR4 SDRAM
DDR4 SDRAM
Vdd
Vddspd
Temperature sensor/
SPD EEPROM
Vtt
DDR4 SDRAM
DDR4 SDRAM
Vpp
Clock, control, command, and address line terminations:
Rank 1
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
ZQ
Vss
A0
Temperature
sensor/
SPD EEPROM
A1 A2
SA0 SA1
SDA
SCL
EVT
U4
EVENT_n
SA2
Control, command, and
address termination
DDR4
SDRAM
VTT
CK
CK#
DDR4
SDRAM
VDD
DM_n/ CS_n DQS_t DQS_c
DBI_n
DQS0_t
DQS0_c
DBI0_n/DM0_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DM_n/ CS_n DQS_t DQS_c
DBI_n
DQS1_t
DQS1_c
DBI1_n/DM1_n
DQS2_t
DQS2_c
DBI2_n/DM2_n
DQS3_t
DQS3_c
DBI3_n/DM3_n
DQS8_t
DQS8_c
DBI8_n/DM8_n
DQS4_t
DQS4_c
DBI4_n/DM4_n
DQS5_t
DQS5_c
DBI5_n/DM5_n
DQS6_t
DQS6_c
DBI6_n/DM6_n
DQS7_t
DQS7_c
DBI7_n/DM7_n
BA[1:0]
BG[1:0]
ACT_n
A[13:0]
RAS_n/A16
CAS_n/A15
WE_n/A14
CKE0
CKE1
ODT0
ODT1
RESET
PAR_IN
ALERT_CONN
BA[1:0]: DDR4 SDRAM
BG[1:0]: DDR4 SDRAM
ACT_n: DDR4 SDRAM
A[13:0]: DDR4 SDRAM
RAS_n/A16: DDR4 SDRAM
CAS_n/A15: DDR4 SDRAM
WE_n/A14: DDR4 SDRAM
CKE0: Rank 0
CKE1: Rank 1
ODT0: Rank 0
ODT1: Rank 1
RESET_n: DDR4 SDRAM
PAR: DDR4 SDRAM
ALERT_DRAM: DDR4 SDRAM
CS_n[1:0], BA[1:0], BG[1:0],
ACT_n, A[13:0], RAS_n/A16,
CAS_n/A15, WE_n/A14,
PAR, CKE[1:0], ODT[1:0]
Note:
1. The ZQ ball on each DDR4 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
16GB (x72, ECC DR) 260-Pin DDR4 SODIMM
Functional Block Diagram
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© 2015 Micron Technology, Inc. All rights reserved.
General Description
High-speed DDR4 SDRAM modules use DDR4 SDRAM devices with two or four internal
memory bank groups. DDR4 SDRAM modules utilizing 4- and 8-bit-wide DDR4 SDRAM
devices have four internal bank groups consisting of four memory banks each, provid-
ing a total of 16 banks. 16-bit-wide DDR4 SDRAM devices have two internal bank
groups consisting of four memory banks each, providing a total of eight banks. DDR4
SDRAM modules benefit from DDR4 SDRAM's use of an 8n-prefetch architecture with
an interface designed to transfer two data words per clock cycle at the I/O pins. A single
READ or WRITE operation for the DDR4 SDRAM effectively consists of a single 8n-bit-
wide, four-clock data transfer at the internal DRAM core and eight corresponding n-bit-
wide, one-half-clock-cycle data transfers at the I/O pins.
DDR4 modules use two sets of differential signals: DQS_t and DQS_c to capture data
and CK_t and CK_c to capture commands, addresses, and control signals. Differential
clocks and data strobes ensure exceptional noise immunity for these signals and pro-
vide precise crossing points to capture input signals.
Fly-By Topology
DDR4 modules use faster clock speeds than earlier DDR technologies, making signal
quality more important than ever. For improved signal quality, the clock, control, com-
mand, and address buses have been routed in a fly-by topology, where each clock, con-
trol, command, and address pin on each DRAM is connected to a single trace and ter-
minated (rather than a tree structure, where the termination is off the module near the
connector). Inherent to fly-by topology, the timing skew between the clock and DQS sig-
nals can be easily accounted for by using the write-leveling feature of DDR4.
Module Manufacturing Location
Micron Technology manufactures modules at sites world-wide. Customers may receive
modules from any of the following manufacturing locations:
Table 8: DRAM Module Manufacturing Locations
Manufacturing Site Location Country of Origin Specified on Label
Boise, USA USA
Aguadilla, Puerto Rico Puerto Rico
Xian, China China
Singapore Singapore
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General Description
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MTA18ASF2G72HZ-2G6D1

Mfr. #:
Manufacturer:
Micron
Description:
IC SDRAM DDR
Lifecycle:
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