DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
U11
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
U8
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
U1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
U5
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
U10
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
U7
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
U2
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
U6
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
U9
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
CS0_n
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
DQS0_t
DQS0_c
TDQS0_t
TDQS0_c
U3
VREFCA
VSS
DDR4 SDRAM, Register
DDR4 SDRAM, Register
VDD
Control, command and
address termination
VDDSPD
SPD EEPROM/Temp Sensor,
Register
VTT
DDR4 SDRAM, Register
DDR4 SDRAM
VPP
A/B-CS0_n, A/B-BA[1:0]A/B-BG[1:0],
A/B-ACT_n, A/B-A[17, 13:0], A/B-RAS_n/A16,
A/B-CAS_n/A15, A/B-WE_n/A14,
A/B-CKE0, A/B-ODT0
CK[1:0]_t
CK[1:0]_c
Command, control, address, and clock line terminations:
DDR4
SDRAM
VTT
DDR4
SDRAM
VDD
U4
A0
SPD EEPROM/
Temperature
sensor
A1 A2
SA0
SA1
SDA
SCL
EVT
EVENT#
CS0_n
BA[1:0]
BG[1:0]
ACT_n
A[17, 13:0]
RAS_n/A16
CAS_n/A15
WE_n/A14
CKE0
ODT0
PAR_IN
ALERT_CONN_N
A/B-CS0_n: Rank 0
A/B-BA[1:0]: DDR4 SDRAMs
A/B-BG[1:0]: DDR4 SDRAMs
A/B-ACT_n: DDR4 SDRAMS
A/B-A[17,13:0]: DDR4 SDRAMs
A/B-RAS_n/A16: DDR4 SDRAMs
A/B-CAS_n/A15: DDR4 SDRAMs
A/B-WE_n/A14: DDR4 SDRAMs
A/B-CKE0: Rank 0
A/B-ODT0: Rank 0
A/B-PAR: DDR4 SDRAMs
ALERT_DRAM: DDR4 SDRAMs
R
E
G
I
S
T
E
R
&
P
L
L
RESET_CONN
CK[1:0]_c
DDR4 SDRAMs
RESET_DRAM: DDR4 SDRAMs
CK[1:0]_t
ZQ
VSS
SA2
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
TDQS_c DM_n/ CS_n DQS_t DQS_c
DBI_n/
TDQS_t
DQS4_t
DQS4_c
TDQS4_t
TDQS4_c
DQS1_t
DQS1_c
TDQS1_t
TDQS1_c
DQS2_t
DQS2_c
TDQS2_t
TDQS2_c
DQS3_t
DQS3_c
TDQS3_t
TDQS3_c
DQS8_t
DQS8_c
TDQS8_t
TDQS8_c
DQS5_t
DQS5_c
TDQS5_t
TDQS5_c
DQS6_t
DQS6_c
TDQS6_t
TDQS6_c
DQS7_t
DQS7_c
TDQS7_t
TDQS7_c
SA0
SA1
SA2
SCL
SDA
CK0_t
CK0_c
CK1_t
CK1_c
1. The ZQ ball on each DDR4 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
