ASAHI KASEI [AK8411]
MS0457-E-00 2006/05
22
R3 B5 Data Level Sampling Pulse (SHD) Mode Select
B5 Data level sampling pulse (SHD)
0 MCLK synchronous sampling ( at reset )
1 TSMP sampling
R3 B4~B3 Data Level Sampling Pulse Width (SHD) Select
B4 B3 SHD pulse width in
Single edge mode
SHD pulse width in Double
edge mode
0 0 1×MCLK period (at reset) 0.5×MCLK period( at reset )
0 1 2×MCLK period 1×MCLK period
1 0 3×MCLK period 1.5×MCLK period
1 1 4×MCLK period 2×MCLK period
Falling edge position of SHD, namely Data Level Sampling point is fixed. Only the Rising
edge of SHD changes by register setting. This register becomes invalid when the Sampling
Pulse Mode is at TSMP.
R3 B2-B1 Reserved
write 00b to these bits.
R3 B0 Output Order Select
B0 Output order
0 Normal ( at reset )
1 MSB 8bit / LBS 8bit split
D15
D14
D13 D11 D9 D7 D5 D3 D1
D12 D10 D8 D6 D4 D2 D0
D15 D13 D11 D9 D7 D5 D3 D1
D14 D12 D10 D8 D6 D4 D2 D0
D5 D3 D1
D4 D2 D0
D15
D14
D13
D12
D1
D0
Fig. 26 Normal
D15
D7
D14 D13 D12 D11 D10 D9 D8
D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8
D7 D6 D5 D4 D3 D2 D1 D0
D10 D9 D8
D2 D1 D0
D15
D7
D14
D6
D1
D0
Fig. 27 MSB 8bit / LSB 8bit split mode
Timing diagrams shown in this data sheet are a case of Normal Order of Output Data, unless
otherwise noted.
